Multipleksery, Rejestry

(Przy projektowaniu można używać predefiniowanych liczników CC i przerzytników FD; oraz multiplekserów MUX dla projektów z rejestrami)

Ocena 3.0

1. Multiplekser 1:n, (n=2-18) na bramkach.
2. Multiplekser 1:n, (n=2-8) na bramkach otwarty kolektor (nazwa bramki: Wired AND - WAND).
3. Multiplekser 1:n, (n=2-8) z bramkami trójstanowymi BUFT.
4. Przy użyciu buforów trójstanowych i dodatkowego sygnału kontrolnego Wyslij/Odbierz zaprojektuj magistralę umożliwiającą transmisję dwukierunkową.
5. Demultiplekser n:1, (n= 2-8).
6. Układ PISO (Parallel-In Serial-Out) z dodatkowym sygnałem zezwolenia zegara (Clock Enable).
7. Układ SIPO (Serial-In-Parallel-Out) z dodatkowym sygnałem zezwolenia zegara (Clock Enable).
8. Bufor opóźniający (SISO) o n= 2-8.
9. Układ rejestru przesuwnego w lewo i w prawo w zależności od sygnału kontrolnego Left.
   Ocena 4.0
10. Zaprojektuj układ SIPO wraz ze zwoleniem zegara CE (impelmentowane jako bramkowanie sygnału zegarowego bramką AND/OR). Zezwolenie zegara jest sterowane z licznika modulo 2. Zaobserwuj zjawisko wycigu/hazardu.
11. Układ SIPO w którym nie obserwuje się na wyjściu stanów przejściowych (dodatkowy rejestr wyjściowy i układ sterujący tym rejestrem).
12. Układ SIPO z szeregowym dekodowaniem bitu parzystości.
13. Układ transmisji szeregowej synchronicznej (z sygnałem zegarowym) z użyciem układów PISO i SIPO (i odpowiedniego bloku kontrolnego składającego się z liczników generującego sygnał data strobe w momencie pobierania danych wejciowych i wystawiania ważnych danych wyjciowych).
14. Układ transmisji szeregowej synchronicznej (z sygnałem zegarowym) z użyciem multipleksera i demultipleksera.
15. Układ rejestrów przesuwnych służący do mnożenia lub dzielenia (w zależnoci od sygnału kontrolnego) przez 2 (przesunięcie arytmetyczne) liczb w kodzie U2 z dodatkowym bitem przepełnienia.
16. Układ rejestru przesuwnego w lewo i w prawo w zależności od sygnału kontrolnego Left z dodatkowym wpisem równoległym.
    Ocena 5.0
17. Układ rejestrów przesuwnych przesuwający o zadaną liczbę bitów sekwencyjnie, tzn. w jednym clk przesunięcie tylko o jeden bit.
18. Układ transmisji szeregowej synchronicznej z użyciem układów PISO i SIPO z szeregowym układem kontroli parzystości (po przesłaniu danych nadajnik przesyła dodatkowy bit parzystości, który jest następnie dekodowany w odbiorniku - w przypadku błędu transmisji odbiornik sygnalizuje błąd poprzez wystawienie '1' na linii 'error'.
19. Układ wykonujący szeregowo operację dodawania dwóch liczb (dwa układy PISO, układ dodający jednobitowy i układ SIPO).
20. Układ szybkiego rejestru przesuwnego krążącego (barrel shifter) (w jednym cyklu zegara o dowolne n) jednopoziomowy [1, p. 505] o szerokości n= 3-5 (można skorzystać z gotowych modułów multipleksera).
21. Układ szybkiego rejestru przesuwnego krążącego (barrel shifter) (w jednym cyklu zegara o dowolne n) wielopoziomowy [1, p. 505] o szerokości n= 3-5 (można skorzystać z gotowych modułów multipleksera).
22. Układ szybkiego rejestru przesuwnego (barrel shifter) arytmetycznego (w jednym cyklu zegara dzielenie przez 2^n w kodzie U2) o szerokości n= 3-5(można skorzystać z gotowych modułów multipleksera).
23. Układ szybkiego rejestru przesuwnego (barrel shifter) arytmetycznego (w jednym cyklu zegara mnożenie przez 2^n w kodzie U2) o szerokości n= 3-5 (można skorzystać z gotowych modułów multipleksera).
    Ocena 6.0
24. Układ transmisji szeregowej asynchronicznej (bez sygnału zegarowego) z użyciem bitu startu i stopu - zegar nadawczy 1 kHz, zegar odbiorczy 15.5-16.5 kHz. Układ składa się z układu PISO i SIPO z sygnałem CE (clock enable) oraz odpowiedniego układu sterującego opartego głównie na licznikach.
25. Układ zliczający liczbę bitów niezerowych danej wejciowej n-bitowej.
26. Układ mnożący sekwencyjny (wymaga n cykli zegara, gdzie n-szerokość danej wejściowej).
27. Układ dzielący sekwencyjny.
     

     

    Teoria - rejestry.zip